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(原創) 如何設計電子鐘(I)? (SOC) (Verilog) (DE2) - 真 OO无双 - 博客园

(原創) 如何設計電子鐘(I)? (SOC) (Verilog) (DE2) - 真 OO无双 - 博客园

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日期：2024-05-20
divn為(原創) 如何設計除頻器? (SOC) (Verilog) (MegaCore)所寫過的萬用除頻器，由於DE2提供的clock是50MHz，但電子鐘只希望每秒變化一次，所以要除頻剩下1Hz，所以要將50MHz除50M，經過計算，這樣需26位才夠，所以傳進26與50000000。...看更多

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