(原創) 如何設計除頻器? (SOC) (Verilog) (MegaCore) - 真 OO无双 - 博客园

(原創) 如何設計除頻器? (SOC) (Verilog) (MegaCore) - 真 OO无双 - 博客园

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日期:2024-06-10
利用計數器產生新的clock,當計數器是0時,輸出1,當計數器是1時,輸出0。如此就完成duty cycle為50%的除2除頻器電路。 當然我可以將兩個always寫在一起,不過好的Verilog coding style建議每個always都短短的,最好一個always只處理一個register,第一個 ......看更多