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MIX language simulation時如何dump VHDL的信號(頁 1) - FPGA/CPLD/ASIC討論區 - Chip123創新論壇 創新研發社群 - Powered by Di
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日期：2025-11-18
jerryyao 發表於 2009-4-8 06:07 PM MIX language simulation時如何dump VHDL的信號 HI,"U C1A t9x4{ 我用modelsim跑 ......看更多
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