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[問題] Verilog multi dimension arrays - 看板Electronics - 批踢踢實業坊
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日期：2025-06-15
在一本verilog實務設計的書上有看到它支援多維陣列請問這是可以合成的嗎? ... 我
是否可以做以下宣告: reg [1:0]c[0:1]; reg [1:0]a[0:1]; reg [1:0]b[0:1];//都是寬度、大小
為2的陣列然後用for回圈assign c[i]...看更多
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