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![verilog2001新加入的語法（轉） @ 阿比兄 :: 痞客邦 PIXNET ::]()
xiexie57.pixnet.net15.Verilog-2001 Generate語句 Verilog- 2001添加了generate循環，允許產生module和primitive的多個實例化，同時也可以產生多個 variable，net，task，function，continous assignment，initial和always。在generate語句中可以引入if-else和case ...瀏覽：816 -
![Re: [問題] verilog - 看板Electronics - 批踢踢實業坊]()
www.ptt.cc標題Re: [問題] verilog ... 裡面很多有規則的數字: 我想用for loop取代: 以下這種語法 會有錯可合成嗎: 下面大概寫 ... 原po的case的語法就有問題，Verilog的標準應該不 允許這種case, for語法。瀏覽：1328
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