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ssttpro.acesuppliers.comIgor Polishchuk, Nitish Mathur, Clifford Sandstrom, Pete Manos, Oliver Pohland / Cypress Semiconductor, San Jose, California 互補金屬氧化半導體(CMOS)電晶體之threshold voltages(VT)可隨著佈植井)implant well)邊界的鄰近瀏覽：694 -
![創新STI蝕刻技術助攻 20奈米製程良率大增 - 學技術 - 新電子科技雜誌]()
www.mem.com.tw半導體製程微縮到20奈米後，晶圓溝槽輪廓的深寬比和形狀均勻度變得極為重要，即便是些微的變異都會對良率造成不可忽視的影響，因此業界已開發出新的淺溝槽隔離(STI)電漿蝕刻技術，以克服邊緣溝槽輪廓控制及圖案崩毀等瀏覽：1459
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